半导体结构的制备方法及半导体结构与流程

1.本技术涉及半导体技术领域，特别是涉及一种半导体结构的制备方法及半导体结构。


背景技术：

2.随着半导体技术的不断发展，芯片的制程也在不断地缩小。在一些先进工艺制程中，为了对晶体管地栅极进行更好的绝缘，通常会在栅极侧壁形成侧墙以进行绝缘。侧墙通常由多层材料层组成，例如侧墙可以为氧化层-氮化层-氧化层(oxide-nitride-oxide，ono)组成，ono材料层能够提供更好的器件性能。
3.然而，这种多层材料层对于刻蚀工艺的要求极高，很容易在形成上层材料层时对下层材料层进行侧掏而导致会损失一部分的下层材料层，进而导致芯片的可靠性下降。例如，对于ono材料层，在刻蚀氮化层的过程中，容易对位于氮化层下层的氧化层进行侧掏，从而导致栅极的侧壁边缘处的氧化层的厚度较薄质量较差，最终在栅极的侧壁边缘处容易发生击穿，从而导致芯片的可靠性下降。


技术实现要素：

4.基于此，有必要针对传统技术中的可靠性下降问题提供一种半导体结构的制备方法及半导体结构。
5.为了实现上述目的，一方面，本技术提供了一种半导体结构的制备方法，包括：
6.提供初始半导体结构，所述初始半导体结构包括衬底、栅极结构、第一氧化层和介质层；其中，所述栅极结构位于所述衬底之上；所述第一氧化层位于所述栅极结构的侧壁之上、以及所述栅极结构边缘的所述衬底之上；所述介质层覆盖所述第一氧化层的表面；
7.于所述衬底暴露出的表面以及所述栅极结构的顶部生长第二氧化层；
8.于所述介质层的表面以及所述初始第二氧化层的表面形成第三氧化层；
9.至少刻蚀所述第三氧化层，以形成侧墙结构，所述侧墙结构包括位于所述栅极结构边缘的所述第二氧化层、所述第一氧化层、所述介质层以及所述第三氧化层。
10.上述半导体结构的制备方法，提供初始半导体结构，初始半导体结构包括衬底、栅极结构、第一氧化层和介质层，栅极结构位于衬底之上，第一氧化层位于栅极结构的侧壁之上、以及栅极结构边缘的衬底之上，介质层覆盖第一氧化层的表面，介质层的刻蚀过程中容易对第一氧化层进行侧掏而导致芯片的可靠性下降。此时先于衬底暴露出的表面以及栅极结构的顶部生长第二氧化层，可以在被侧掏的第一氧化层处补上第二氧化层，再于介质层的表面以及初始第二氧化层的表面形成第三氧化层，并至少刻蚀第三氧化层形成侧墙结构，侧墙结构包括位于栅极结构边缘的第二氧化层、第一氧化层、介质层以及第三氧化层。这样形成的侧墙结构在栅极结构的侧壁边缘处具有足够厚度的氧化层，可以有效避免在栅极结构的侧壁边缘处发生击穿，从而提高了芯片的可靠性。
11.在其中一个实施例中，所述于所述衬底暴露出的表面以及所述栅极结构的顶部生
长第二氧化层，包括：
12.将氧气至少输送至所述衬底暴露出的表面以及所述栅极结构的顶部，所述氧气与所述衬底和所述栅极结构反应生成所述第二氧化层。
13.在其中一个实施例中，所述衬底的材料为硅，所述栅极结构的材料为多晶硅。
14.在其中一个实施例中，所述第二氧化层的厚度等于所述第一氧化层的厚度。
15.在其中一个实施例中，所述至少刻蚀所述第三氧化层，形成侧墙结构，包括：
16.刻蚀所述第三氧化层和所述第二氧化层，直到暴露出所述介质层。
17.在其中一个实施例中，所述第二氧化层刻蚀后的厚度为10埃～200埃。
18.在其中一个实施例中，所述提供初始半导体结构，包括：
19.提供衬底；
20.于所述衬底之上形成栅极结构；
21.于所述衬底的表面以及所述栅极结构的表面形成第一氧化层；
22.于所述第一氧化层的表面形成介质层；
23.去除位于所述栅极结构顶部以及所述衬底的目标区域的所述第一氧化层、以及位于所述栅极结构顶部以及所述衬底的目标区域的所述介质层，所述衬底的目标区域为所述衬底未设置所述栅极结构且非所述栅极结构边缘的区域。
24.在其中一个实施例中，形成所述侧墙结构之后，所述半导体结构的制备方法还包括：
25.于所述第二氧化层的表面以及所述侧墙结构的表面形成层间介质层。
26.在其中一个实施例中，形成所述层间介质层之后，所述半导体结构的制备方法还包括：
27.于所述层间介质层内形成贯穿所述层间介质层的导电插塞；其中，所述导电插塞的一端与位于所述栅极结构顶部的所述第二氧化层接触设置。
28.另一方面，本技术还提供了一种半导体结构，所述半导体结构采用上述任一项实施例中的半导体结构的制备方法制备而成。由于本技术的半导体结构中，被侧掏的第一氧化层处由第二氧化层进行填补，这样形成的侧墙结构在栅极结构的侧壁边缘处具有足够厚度的氧化层，可以有效避免在栅极结构的侧壁边缘处发生击穿，从而提高了芯片的可靠性。
附图说明
29.为了更清楚地说明本技术实施例或传统技术中的技术方案，下面将对实施例或传统技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
30.图1为一实施例中提供的半导体结构的制备方法的流程图；
31.图2为一实施例中提供的半导体结构的制备方法中步骤s101所得结构的截面结构示意图；
32.图3为又一实施例中提供的半导体结构的制备方法中步骤s101所得结构的截面结构示意图；
33.图4为另一实施例中提供的半导体结构的制备方法中步骤s101所得结构的截面结
构示意图；
34.图5为一实施例中提供的半导体结构的制备方法中步骤s102所得结构的截面结构示意图；
35.图6为一实施例中提供的半导体结构的制备方法中步骤s103所得结构的截面结构示意图；
36.图7为一实施例中提供的半导体结构的制备方法中步骤s104所得结构的截面结构示意图；
37.图8为另一实施例中提供的半导体结构的制备方法中步骤s104所得结构的截面结构示意图；
38.图9为一实施例中提供的半导体结构的制备方法中步骤s101的步骤流程图；
39.图10为一实施例中提供的半导体结构的制备方法中步骤s1012所得结构的截面结构示意图；
40.图11为一实施例中提供的半导体结构的制备方法中步骤s1013所得结构的截面结构示意图；
41.图12为一实施例中提供的半导体结构的制备方法中步骤s1014所得结构的截面结构示意图；
42.图13为一实施例中提供的半导体结构的制备方法中形成层间介质层后所得结构的截面结构示意图；
43.图14为一实施例中提供的半导体结构的制备方法中形成导电插塞后所得结构的截面结构示意图。
44.附图标记说明：10-衬底，20-栅极结构，30-侧墙结构，301-第一氧化层，302-介质层，303-第二氧化层，304-第三氧化层，40-层间介质层，50-导电插塞。
具体实施方式
45.为了便于理解本技术，下面将参照相关附图对本技术进行更全面的描述。附图中给出了本技术的实施例。但是，本技术可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使本技术的公开内容更加透彻全面。
46.除非另有定义，本文所使用的所有的技术和科学术语与属于本技术的技术领域的技术人员通常理解的含义相同。本文中在本技术的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本技术。
47.应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层、掺杂类型和/或部分，这些元件、部件、区、层、掺杂类型和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层、掺杂类型或部分与另一个元件、部件、区、层、掺杂类型或部分。因此，在不脱离本技术教导之下，下面讨论的第一元件、部件、区、层、掺杂类型或部分可表示为第二元件、部件、区、层或部分；譬如，第一掺杂类型可以为p型且第二掺杂类型可以为n型，或第一掺杂
类型可以为n型且第二掺杂类型可以为p型。
48.空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可以用于描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。此外，器件也可以包括另外地取向(譬如，旋转90度或其它取向)，并且在此使用的空间描述语相应地被解释。
49.在此使用时，单数形式的“一”、“一个”和“所述/该”也可以包括复数形式，除非上下文清楚指出另外的方式。还应当理解的是，术语“包括/包含”或“具有”等指定所陈述的特征、整体、步骤、操作、组件、部分或它们的组合的存在，但是不排除存在或添加一个或更多个其他特征、整体、步骤、操作、组件、部分或它们的组合的可能性。同时，在本说明书中，术语“和/或”包括相关所列项目的任何及所有组合。
50.请参阅图1，本技术提供一种半导体结构的制备方法，包括如下步骤：
51.s101：提供初始半导体结构。
52.初始半导体结构的理想形貌如图2所示，图2可以视为步骤s101所得结构的一个示例，其中，初始半导体结构包括衬底10、栅极结构20、第一氧化层301和介质层302。栅极结构20位于衬底10之上。第一氧化层301位于栅极结构20的侧壁之上、以及栅极结构20边缘的衬底10之上。介质层302覆盖第一氧化层301的表面。
53.但在实际的工艺制备过程中，在采用一些合适的去除工艺(例如刻蚀工艺)形成介质层302时，去除材料会与位于栅极结构20边缘的第一氧化层301发生反应，从而导致位于栅极结构20边缘的第一氧化层301损失掉一部分，即会发生侧掏现象。
54.示例性地，如图3所示，图3可以视为发生了侧掏现象后得到的初始半导体结构的一种截面结构示意图，图3中，第一氧化层301最外侧的一部分被掏空，导致第一氧化层301沿图3水平方向的厚度被缩短，即第一氧化层301的厚度变薄质量变差，从而导致在栅极结构20边缘的位置容易发生击穿，进而导致芯片的可靠性降低。
55.或者，示例性地，如图4所示，图4可以视为发生了侧掏现象后得到的初始半导体结构的另一种截面结构示意图，图4中，第一氧化层301底部的一部分被掏空，导致第一氧化层302沿图4竖直方向的厚度被减薄，即第一氧化层301的厚度变薄质量变差，从而导致在栅极结构20边缘的位置容易发生击穿，进而导致芯片的可靠性降低。
56.也就是说，第一氧化层301中侧掏现象的发生最终会导致第一氧化层301的厚度变薄质量变差，从而导致在栅极结构20边缘的位置容易发生击穿，进而导致芯片的可靠性降低。
57.示例性地，衬底10的材料可以为本领域公知的任意合适的衬底材料，例如可以为以下所提到的材料中的至少一种：硅(si)、锗(ge)、红磷、锗硅(sige)、碳化硅(sic)、碳锗硅(sigec)、砷化铟(inas)、砷化镓(gaas)、磷化铟(inp)或者其它iii/v化合物半导体，还包括这些半导体构成的多层结构等，或者为绝缘体上硅(soi)、绝缘体上层叠硅(ssoi)、绝缘体上层叠锗化硅(s-sigeoi)、绝缘体上锗化硅(sigeoi)以及绝缘体上锗(geoi)，或者还可以为双面抛光硅片(double side polishedwafers，dsp)，也可为氧化铝等的陶瓷基底、石英
或玻璃基底等，本实施例在此不作限制。
58.栅极结构20的材料可以为本领域公知的任意合适的栅极材料，例如可以为多晶硅，也可以为其他合适的金属栅极材料等，本实施例在此不做限制。进一步地，多晶硅的导电类型可以为p型，也可以为n型，本实施例在此不作限制。
59.第一氧化层301的材料可以包括氧化硅、氮氧化硅、碳氧化硅和氮碳氧化硅中的至少一种。可选的，第一氧化层301的厚度可以为100埃-300埃。
60.介质层302的材料可以包括氮化硅。可选的，介质层302的厚度可以为200埃-500埃。
61.s102：于衬底暴露出的表面以及栅极结构的顶部生长第二氧化层。
62.如图5所示，图5可以视为在图3所示的初始半导体结构上生长第二氧化层303进行修补后所得结构的截面结构示意图。由图3以及图5可知，第一氧化层301发生了侧掏而损失掉的一部分可以被第二氧化层302所填补，从而能够避免在后续工艺中栅极结构20边缘的位置发生击穿，进而能够避免芯片的可靠性下降。
63.此外，针对于图4中初始半导体结构发生了侧掏后的形貌，依旧可以采用如上述步骤s102中生长第二氧化层302进行填补的方式对图4中的初始半导体结构进行填补，对图4中的初始半导体结构进行填补后所得的结构的示意图可以类似于图5中示出的结构，本实施例在此不再给出。
64.另外，需要说明的是，为了便于理解本方案，在图5中第二氧化层303的厚度与第一氧化层301的厚度看起来是相同的。然而，在实际的制备工艺中，第二氧化层303的厚度与第一氧化层301的厚度可以不同，只需要保证第二氧化层303将第一氧化层301发生了侧掏而损失掉的部分进行了填补即可，本实施例在此不对第二氧化层303的厚度做出限制。
65.示例性地，第二氧化层303的材料可以包括氧化硅、氮氧化硅、碳氧化硅和氮碳氧化硅中的至少一种。可选的，第二氧化层303的材料可以与第一氧化层301的材料相同。
66.可选的，第二氧化层303的厚度可以为100埃-300埃。
67.s103：于介质层的表面以及初始第二氧化层的表面形成第三氧化层。
68.如图6所示，第三氧化层304将介质层所暴露出的表面以及初始第二氧化层的表面全部进行覆盖。
69.示例性地，第三氧化层304的材料可以包括氧化硅、氮氧化硅、碳氧化硅和氮碳氧化硅中的至少一种。可选的，第一氧化层301的材料、第二氧化层303的材料以及第三氧化层304的材料可以相同。
70.可选的，第三氧化层304的厚度可以为500埃-2000埃。
71.可选的，可以采用一些常规的沉积工艺形成第三氧化层304，例如物理气相淀积(physical vapor deposition，pvd)工艺、化学气相淀积(chemical vapor deposition，cvd)工艺、原子层沉积(atomic layer deposition,ald)工艺等等，本实施例在此不做限制。
72.s104：至少刻蚀第三氧化层，以形成侧墙结构。
73.如图7所示，去除一部分第三氧化层304以形成符合工艺需求的侧墙结构30，侧墙结构30包括位于栅极结构20边缘的第二氧化层303、第一氧化层301、介质层302以及第三氧化层304，侧墙结构30可以用于作为栅极结构20的侧墙以进行绝缘。
74.由于第二氧化层303将第一氧化层301因侧掏而损失的部分进行了填补，从而能够避免第一氧化层301的厚度过薄，这样形成的侧墙结构30在栅极结构20的侧壁边缘处具有足够厚度的氧化层，可以有效避免在栅极结构20的侧壁边缘处发生击穿，从而提高了芯片的可靠性。
75.上述半导体结构的制备方法，提供初始半导体结构，初始半导体结构包括衬底、栅极结构、第一氧化层和介质层，栅极结构位于衬底之上，第一氧化层位于栅极结构的侧壁之上、以及栅极结构边缘的衬底之上，介质层覆盖第一氧化层的表面，介质层的刻蚀过程中容易对第一氧化层进行侧掏而导致芯片的可靠性下降。此时先于衬底暴露出的表面以及栅极结构的顶部生长第二氧化层，可以在被侧掏的第一氧化层处补上第二氧化层，再于介质层的表面以及初始第二氧化层的表面形成第三氧化层，并至少刻蚀第三氧化层形成侧墙结构，侧墙结构包括位于栅极结构边缘的第二氧化层、第一氧化层、介质层以及第三氧化层。这样形成的侧墙结构在栅极结构的侧壁边缘处具有足够厚度的氧化层，可以有效避免在栅极结构的侧壁边缘处发生击穿，从而提高了芯片的可靠性。
76.在一个实施例中，上述步骤s102，包括：将氧气至少输送至衬底10暴露出的表面以及栅极结构20的顶部，氧气与衬底10和栅极结构20反应生成第二氧化层303。
77.通过氧化衬底10以及栅极结构20暴露的表面以生长第二氧化层303，也就是说，第二氧化层303可以视为由衬底10以及栅极结构20提供材料与输送至表面的氧气发生了氧化反应后，在衬底10以及栅极结构20上新生长出一层氧化层，这层氧化层会占用衬底10以及栅极结构20上面的空间，因此可以对之前被侧掏的空间进行填充。
78.可选的，可以采用炉管工艺于衬底10暴露出的表面以及栅极结构20的顶部生长第二氧化层303。
79.在一个实施例中，衬底10的材料为硅，栅极结构20的材料为多晶硅。当第二氧化层303的材料为硅的氧化物(例如氧化硅)时，衬底10的材料对应可以为硅，栅极结构20的材料对应可以为多晶硅，从而能够同时在衬底10暴露出的表面以及栅极结构20的顶部通过合适的氧化工艺生长第二氧化层303。
80.在一个实施例中，如图5所示，第二氧化层303的厚度等于第一氧化层301的厚度，从而生长的第二氧化层303刚好可以弥补因侧掏而导致的空洞，相对于第二氧化层303的厚度大于或小于第一氧化层301的厚度的情况，令第二氧化层303的厚度等于第一氧化层301的厚度可以更好地保证在栅极结构20的侧壁边缘处的氧化层的厚度，从而能够进一步地提高侧墙结构30的质量，从而能够进一步地提高芯片的可靠性。
81.在一个实施例中，如图8所示，上述步骤s104，包括：刻蚀第三氧化层304和第二氧化层303，直到暴露出介质层302。
82.在刻蚀第三氧化层304的过程中，也可以同时刻蚀去除部分的第二氧化层303，以减薄第二氧化层303的厚度，从而满足后续的工艺要求。
83.在上述实施例的基础上，在一个实施例中，第二氧化层303刻蚀后的厚度为10埃～200埃。
84.在一个实施例中，如图9所示，上述步骤s101，包括：
85.s1011：提供衬底10，如图10所示。
86.s1012：于衬底10之上形成栅极结构20，如图10所示。
87.s1013：于衬底10的表面以及栅极结构20的表面形成第一氧化层301，如图11所示。
88.s1014：于第一氧化层301的表面形成介质层302，如图12所示。
89.s1015：去除位于栅极结构20顶部以及衬底10的目标区域的第一氧化层301、以及位于栅极结构20顶部以及衬底10的目标区域的介质层302，衬底10的目标区域为衬底10未设置栅极结构20且非栅极结构20边缘的区域，如图2所示。
90.在一个实施例中，如图13所示，在上述步骤s104之后，半导体结构的制备方法还可以包括：于第二氧化层303的表面以及侧墙结构30的表面形成层间介质层40。
91.其中，层间介质层40通常为具有低介电常数的绝缘材料，例如掺杂硼的硅玻璃(bsg)、掺杂磷的硅玻璃(psg)或掺杂硼磷的硅玻璃(bpsg)，其介电常数越低，绝缘性能越好。
92.在一个实施例中，如图14所示，在形成层间介质层40之后，半导体结构的制备方法还可以包括：于层间介质层40内形成贯穿层间介质层40的导电插塞50，其中，导电插塞50的一端与位于栅极结构20顶部的第二氧化层303接触设置。
93.可选的，导电插塞50可以由导电阻挡层以及金属填充层构成，可以先通过刻蚀于层间介质层40内形成多个沟槽，然后在沟槽的底部以及侧壁形成导电阻挡层，最后在沟槽内填充金属填充层以形成导电插塞50，此部分工艺较为通用，在此不再赘述。示例性地，导电阻挡层可包括钛(ti)、钽(ta)、钨(w)、钴(co)、钌(ru)、或诸如氮化钛(tin)、氮化钛铝(tialn)、氮化钨(wn)、氮化钽(tan)等导电氮化物或其组合；金属填充层可包括钨(w)、钴(co)、钼(mo)、钌(ru)、铜(cu)、铝(al)、钛(ti)、钽(ta)或其他金属。
94.如图14所示，本技术还提供了一种半导体结构，半导体结构采用上述任一项实施例中的半导体结构的制备方法制备而成。由于本技术的半导体结构中，被侧掏的第一氧化层处由第二氧化层进行填补，这样形成的侧墙结构在栅极结构的侧壁边缘处具有足够厚度的氧化层，可以有效避免在栅极结构的侧壁边缘处发生击穿，从而提高了芯片的可靠性。
95.以上实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
96.以上实施例仅表达了本技术的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对申请专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本技术构思的前提下，还可以做出若干变形和改进，这些都属于本技术的保护范围。因此，本技术专利的保护范围应以所附权利要求为准。

技术特征：
1.一种半导体结构的制备方法，其特征在于，包括：提供初始半导体结构，所述初始半导体结构包括衬底、栅极结构、第一氧化层和介质层；其中，所述栅极结构位于所述衬底之上；所述第一氧化层位于所述栅极结构的侧壁之上、以及所述栅极结构边缘的所述衬底之上；所述介质层覆盖所述第一氧化层的表面；于所述衬底暴露出的表面以及所述栅极结构的顶部生长第二氧化层；于所述介质层的表面以及所述初始第二氧化层的表面形成第三氧化层；至少刻蚀所述第三氧化层，以形成侧墙结构，所述侧墙结构包括位于所述栅极结构边缘的所述第二氧化层、所述第一氧化层、所述介质层以及所述第三氧化层。2.根据权利要求1所述的半导体结构的制备方法，其特征在于，所述于所述衬底暴露出的表面以及所述栅极结构的顶部生长第二氧化层，包括：将氧气至少输送至所述衬底暴露出的表面以及所述栅极结构的顶部，所述氧气与所述衬底和所述栅极结构反应生成所述第二氧化层。3.根据权利要求2所述的半导体结构的制备方法，其特征在于，所述衬底的材料为硅，所述栅极结构的材料为多晶硅。4.根据权利要求1-3任一项所述的半导体结构的制备方法，其特征在于，所述第二氧化层的厚度等于所述第一氧化层的厚度。5.根据权利要求1-3任一项所述的半导体结构的制备方法，其特征在于，所述至少刻蚀所述第三氧化层，形成侧墙结构，包括：刻蚀所述第三氧化层和所述第二氧化层，直到暴露出所述介质层。6.根据权利要求5所述的半导体结构的制备方法，其特征在于，所述第二氧化层刻蚀后的厚度为10埃～200埃。7.根据权利要求1-3任一项所述的半导体结构的制备方法，其特征在于，所述提供初始半导体结构，包括：提供衬底；于所述衬底之上形成栅极结构；于所述衬底的表面以及所述栅极结构的表面形成第一氧化层；于所述第一氧化层的表面形成介质层；去除位于所述栅极结构顶部以及所述衬底的目标区域的所述第一氧化层、以及位于所述栅极结构顶部以及所述衬底的目标区域的所述介质层，所述衬底的目标区域为所述衬底未设置所述栅极结构且非所述栅极结构边缘的区域。8.根据权利要求1所述的半导体结构的制备方法，其特征在于，形成所述侧墙结构之后，所述半导体结构的制备方法还包括：于所述第二氧化层的表面以及所述侧墙结构的表面形成层间介质层。9.根据权利要求8所述的半导体结构的制备方法，其特征在于，形成所述层间介质层之后，所述半导体结构的制备方法还包括：于所述层间介质层内形成贯穿所述层间介质层的导电插塞；其中，所述导电插塞的一端与位于所述栅极结构顶部的所述第二氧化层接触设置。10.一种半导体结构，其特征在于，所述半导体结构采用上述权利要求1-9中任一项的半导体结构的制备方法制备而成。

技术总结
本申请涉及一种半导体结构的制备方法及半导体结构。半导体结构的制备方法包括：提供初始半导体结构，初始半导体结构包括衬底、栅极结构、第一氧化层和介质层；其中，栅极结构位于衬底之上；第一氧化层位于栅极结构的侧壁之上、以及栅极结构边缘的衬底之上；介质层覆盖第一氧化层的表面；于衬底暴露出的表面以及栅极结构的顶部生长第二氧化层；于介质层的表面以及初始第二氧化层的表面形成第三氧化层；至少刻蚀第三氧化层，以形成侧墙结构，侧墙结构包括位于栅极结构边缘的第二氧化层、第一氧化层、介质层以及第三氧化层。采用本申请的半导体结构的制备方法能够提高芯片的可靠性。体结构的制备方法能够提高芯片的可靠性。体结构的制备方法能够提高芯片的可靠性。


技术研发人员：刘晨子
受保护的技术使用者：上海鼎泰匠芯科技有限公司
技术研发日：2023.03.16
技术公布日：2023/7/22